Perancangan Sistem Digital Dengan SR dan JK Flip Flop

oleh : Arif Johar Taufiq

The JK flip-flop augments the behavior of the SR flip-flop (J=Set, K=Reset) by interpreting the S = R = 1 condition as a "flip" or toggle command. Specifically, the combination J = 1, K = 0 is a command to set the flip-flop; the combination J = 0, K = 1 is a command to reset the flip-flop; and the combination J = K = 1 is a command to toggle the flip-flop, i.e., change its output to the logical complement of its current value. Setting J = K = 0 does NOT result in a D flip-flop, but rather, will hold the current state. To synthesize a D flip-flop, simply set K equal to the complement of J. The JK flip-flop is therefore a universal flip-flop, because it can be configured to work as an SR flip-flop, a D flip-flop, or a T flip-flop.

NOTE: The flip-flop is positive-edge triggered (rising clock pulse) as seen in the timing diagram.

he characteristic equation of the JK flip-flop is:

and the corresponding truth table is:

The fundamental latch is the simple SR flip-flop (also commonly known as RS flip-flop), where S and R stand for set and reset, respectively. It can be constructed from a pair of cross-coupled NAND or NOR logic gates. The stored bit is present on the output marked Q.

Normally, in storage mode, the S and R inputs are both low, and feedback maintains the Q and Q outputs in a constant state, with Q the complement of Q. If S is pulsed high while R is held low, then the Q output is forced high, and stays high even after S returns low; similarly, if R is pulsed high while S is held low, then the Q output is forced low, and stays low even after R returns low.

The next-state equation of the SR flip-flop is

where Q is the current state .Q_next becomes Q (the stored value) at clock edge.

Untuk sistem sederhana sebagai contoh berikut ini akan diterangkan perancangan sistem digital pencacah sinkron menggunakan SR dan JK Flip-Flop. Misalkan suatu disain pencacah  mempunyai keluaran yang dinginkan seperti tabel 1 berikut ini:

Tabel 1. Disain pencacah yang diinginkan

Aturan perancangan dengan SR dan JK Flip Flop seperti terlihat pada tabel 2.

Tabel 2. Aturan merancang dengan JK dan SR FF

Selanjutnya adalah membuat tabel keadaan pencacah dan menentukan masukan  S dan R masing-masing FF harus berpanduan aturan perancangan SR FF seperti pada tabel 3. Kita isikan kolom masukan untuk masing-masing SR FF, misalkan dari tabel 3 pada kolom A baris pertama perubahan dari 0 ke 1 maka berdasar aturan (tabel 2) masukan S (A^S) dan R (A^R) bagi SR-FF A adalah S=1 dan R=0. Pada baris ke dua berikutnya perubahan dari 1 ke 1 maka masukan S dan R bagi SR-FF A adalah S= d dan R = 0 dst... sehingga secara lengkap hasil akhir jika diisikan semua seperti pada tabel 3.

Tabel 3. Pengisian masukan S dan R ke masing-masing FF berdasar tabel 2 (aturan perancangan)

Selanjutnya adalah realisasi rangkaian dengan minimisasi K-MAP  berdasarkan hasil dari tabel 3. Karena ada 3 flip flop dan masing-masing ada 2 masukan maka ada 6 K-Map yang harus dibuat (atau secara mudah ada 6 kolom maka ada 6 K-Map). Penggambaran K-Map dapat anda lihat dibawah ini:

Tips untuk membaca hasil K-MAP dengan cepat

Lihat bagian kelompok pada arah horisantal dan vertikal, jika ada variabel yang berubah 0 ke 1 atai 1 ke 0maka variabel pada kelompok itu dapat dihilangkan. Rangkaian lengkap hasil dari proses K-Map di atas adalah sebagai berikut:

Gambar 1. Rangkaian pencacah hasil rancangan.

Untuk membuktikan hasil dari rancangan ini dapat anda simulasikan dengan Electronics Workbench, atau langsung anda coba dengan 3 untai SR-FF, 5 gerbang AND dan satu gerbang OR.

Selamat Mencoba

Untuk selanjutnya sebagai PR coba anda kerjakan rancangan pencacah di atas dengan untai JK-FLIP FLOP hasil akhir dengan gerbang logika paling minim hasilnya akan terlihat seperti pada Gambar 2.

Gambar 2. Realisasi pencacah kasus di atas dengan untai JK FLIP FLOP

Hasil rancangan JK FF di atas sebelum dicoba secara hardware dapat disimulasikan dengan Workbench dan telah berhasil dengan baik sesuai harapan. File workbench dapat anda unduh di sini:    Download rekaman hasil simulasi disini

Gambar 3. Simulasi dengan workbench, hasil rancangan sesuai harapan